Difference between revisions of "LU-DIP-b"

From DiLab
Jump to: navigation, search
(Kalendārs)
(Kalendārs)
Line 83: Line 83:
|-
|-
| 09.11.2018
| 09.11.2018
| '''Vidus semestra kontroldarbs'''
| <!-- '''Vidus semestra kontroldarbs''' -->
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP2 | KP2]].
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP2 | KP2]].
| '''Termiņš MD3''': Frekvences dalīšana no sistēmas ģeneratora 50MHz uz LED 1Hz
| '''Termiņš MD3''': Frekvences dalīšana no sistēmas ģeneratora 50MHz uz LED 1Hz
|-
|-
| 16.11.2018
| 16.11.2018
|
| [http://selavo.lv/kursi/dip/L10-HDLVHDL.1.02.pdf Aparatūras apraksta valodas. VHDL.]
Ekskursija HansaMatrix uzņēmumā, lekciju laikā. Lūdzu ierasties laicīgi 8:30 sekojošā adresē: Ziedleju iela 1, Mārupe, LV2167. Tas ir samērā netālu no t/c "Spice". Uzņēmumā jūs sagaidīs un jums parādīs un pastāstīs digitālās projektēšanas praktiskos aspektus un realitāti.

[http://selavo.lv/kursi/dip/L10-HDLVHDL.1.02.pdf Aparatūras apraksta valodas. VHDL.]
Kursa projekts [[DIPb10:KP3 | KP2]]
Kursa projekts [[DIPb10:KP3 | KP2]]
|-
|-

Revision as of 23:13, 30 October 2018

Ievads digitālajā projektēšanā (DIP)

LU DF bakalaura studiju kurss DatZ3074, meklēt eStudijās.


Kurss šajā semestrī tiks vadīts attālināti, tāpēc klātienes lekcijas nebūs, izņemot kad iepriekš paziņots.

Wiki informācija tiks atjaunota tuvākajās dienās. Līdz tam lūdzu sekot kursa slack kanālam.


Darbu iesniegšana un vērtēšana

Praktisko un mājas darbu iesniegšana izpildāma noteiktajos datumos un laikos elektroniski, e-studijās.

  • Iesniegšanas termiņa laiks ir 30 minūtes pirms lekcijas sākuma.
  • Iesniegto failu vārdam jābūt sekojošā formātā, ar _svītru tukšumu vietā, piemēram: "DIP_MD1_Vards_Uzvards.pdf"
  • Ja iesniedzams teksts, piemēram, eseja vai apraksts, tad failam jābūt PDF formātā, ja vien nav prasīts citādi uzdevuma nosacījumos.
  • Ja iesniedzami vairāki faili, piemēram, programmas pirmkods, tad tie iepriekš arhivējami kā *.zip arhīvs ar tādu pat faila vārdu kā aprakstīts iepriekš: "DIP_MD1_Vards_Uzvards.zip".
  • Ja darbs tiek iesniegts ar novēlošanos, rezultāts tiek samazināts par 50%. Ja darbs iesniegts vairāk kā nedēļu pēc termiņa, pasniedzējs darbu var nepieņemt.


Kalendārs

Nedēļas datumi Kursa saturs Nodevumi un termiņi
29.08.2018

- 02.09.2018

Reģistrācijas nedēļa
07.09.2018 Ievadlekcija. Digitālās projektēšanas process.

Praktiskais darbs PD1.

Mājas darbs MD1

14.09.2018 Digitālo iekārtu izstrādes pamatelementi. Xilinx Spartan 3E.

Praktiskais darbs PD2.

Mājas darbs MD2

21.09.2018 Trigeri. Pulkstenis.

Praktiskais darbs PD3.

Mājas darbs MD3

28.09.2018 CPU. DataPath. ALU.

Praktiskais darbs PD4.

Mājas darbs MD4

5.10.2018 CPU. DataPath (turpinājums). Instrukciju izpildes maģistrāle.

Praktiskais darbs PD5.

Kursa projekts KP1

12.10.2018 Aparatūras apraksta valodas. Verilog.

CPU. DataPath (turpinājums). Zarošanās. Kontrole. Praktiskajos darbos turpinām strādāt pie kursa projekta KP1.

19.10.2018 Verilog (turpinājums). Galīgs Stāvokļu Automāts (FSM)

CPU. DataPath (nobeigums). Ātrāks summators. Reģistru fails.

Praktiskajos darbos veidojam VGA kontroleri [1]

26.10.2018 Atmiņa. Fiziskās realizācijas varianti.

Kursa projekts KP2

02.11.2018 Vientakts Procesors.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

Termiņš MD2: loģikas funkcijas no slēdžiem uz LED
09.11.2018

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

Termiņš MD3: Frekvences dalīšana no sistēmas ģeneratora 50MHz uz LED 1Hz
16.11.2018

Ekskursija HansaMatrix uzņēmumā, lekciju laikā. Lūdzu ierasties laicīgi 8:30 sekojošā adresē: Ziedleju iela 1, Mārupe, LV2167. Tas ir samērā netālu no t/c "Spice". Uzņēmumā jūs sagaidīs un jums parādīs un pastāstīs digitālās projektēšanas praktiskos aspektus un realitāti.

Aparatūras apraksta valodas. VHDL. Kursa projekts KP2

23.11.2018 Kopnes, saskarnes, to iedalījums.

Integrálo mikroshému kopnes. Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

30.11.2018 Daudztaktu procesors.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

Multicycle CPU PDF 455.60KB (lekciju slaidi no Case Western Reserve University)

07.12.2018 Daudztaktu procesors (nobeigums).

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

Designing a Pipelined CPU PDF 116.22KB (lekciju slaidi no San Diego Supercomputer Center)

14.12.2018 FPGA.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

How Does FPGA Work PDF 1.06MB (lekciju slaidi no Lund University)

24.12.2018

- 01.01.2019

Ziemassvētku un Jaungada brīvdienas
xx.01.2019 xx:xx: Gala eksāmena kontroldarbs
xx.01.2019 xx:xx: Projektu prezentācijas - kursa noslēgums

Praktiskie darbi (PD)

Mājas darbi (MD)

Kursa projekti (KP)

Resursi


Digital design textbooks @ Digilent Inc.

Saites

Xilinx produkti (FPGA čipi)

Xilinx attīstītajrīki

DiLab ir pieejami sekojoši Xilinx (Digilent) attīstītajrīki:


PMOD papildus moduļi

Mums ir pieejami dažādi PMOD perifērijas iekārtu moduļi (pārsvarā 1x6 formātā) par kuriem sīkāk var lasīt Digilentic portālā.

Xilinx ISE instalācija

Xilinx ISE WebPACK (14.7)

Xilinx ISE WebPACK (12.2)

Xilinx ISE lietošana

Vispārīga lietošana

Simulācija ar ISim

Simulācija ar ModelSim

Video applications using FPGA

ANVYL attīstītājrīks

ANVYL ir Xilinx Spartan 6G FPGA bāzēts attīstītājrīks ar dažādām papildus un perifērijas iekārtām.

PYNQ ietvars

PYNQ ir ietvars kas iespējo FPGA aparatūras funkciju izmantošanu ar Python programmēšanas valodu. Atbalstītā aparatūra iekļauj ZYNQ.

PYNQ informācijas avoti:

PYNQ projekti

PYNK un PMOD

HDL pamācības (Verilog, VHDL)

RISC-V

Seriālie protokoli

IP cores priekš FPGA


Ieteikumi prezentāciju veidošanā

Piezīmes par plakātu un prezentāciju veidošanu

Citi kursi un saites

  • 8 Bit Workshop - aparatūras simulators pārlūkā, tai skaitā Verilog.

Domu graudi

FPGA pielietojumi