Difference between revisions of "LU-DIP-b"

From DiLab
Jump to: navigation, search
(Kalendārs)
Line 55: Line 55:
|-
|-
| 14.10.2016
| 14.10.2016
| [http://selavo.lv/kursi/dip/L09-HDLVerilog.1.02.pdf Aparatūras apraksta valodas. Verilog.
| [http://selavo.lv/kursi/dip/L09-HDLVerilog.1.02.pdf Aparatūras apraksta valodas. Verilog.]
http://selavo.lv/kursi/dip/L06-CPUPartThree.1.02.pdf CPU. DataPath (turpinājums). Zarošanās. Kontrole. ]
<!--| [http://selavo.lv/kursi/dip/L06-CPUPartThree.1.02.pdf CPU. DataPath (turpinājums). Zarošanās. Kontrole.] -->
<!--| [http://selavo.lv/kursi/dip/L06-CPUPartThree.1.02.pdf CPU. DataPath (turpinājums). Zarošanās. Kontrole.] -->
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP1 | KP1]].
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP1 | KP1]].

Revision as of 21:09, 20 October 2016

Ievads digitālajā projektēšanā (DIP)

LU DF bakalaura studiju kurss DatZ3074, meklēt eStudijās.


Darbu iesniegšana un vērtēšana

Praktisko un mājas darbu iesniegšana izpildāma noteiktajos datumos un laikos elektroniski, e-studijās.

  • Iesniegšanas termiņa laiks ir 30 minūtes pirms lekcijas sākuma.
  • Iesniegto failu vārdam jābūt sekojošā formātā, ar _svītru tukšumu vietā, piemēram: "DIP_MD1_Vards_Uzvards.pdf"
  • Ja iesniedzams teksts, piemēram, eseja vai apraksts, tad failam jābūt PDF formātā, ja vien nav prasīts citādi uzdevuma nosacījumos.
  • Ja iesniedzami vairāki faili, piemēram, programmas pirmkods, tad tie iepriekš arhivējami kā *.zip arhīvs ar tādu pat faila vārdu kā aprakstīts iepriekš: "DIP_MD1_Vards_Uzvards.zip".
  • Ja darbs tiek iesniegts ar novēlošanos, rezultāts tiek samazināts par 50%. Ja darbs iesniegts vairāk kā nedēļu pēc termiņa, pasniedzējs darbu var nepieņemt.


Kalendārs

Nedēļas datumi Kursa saturs
29.08.2016

- 02.09.2016

Reģistrācijas nedēļa
09.09.2016 Ievadlekcija. Digitālās projektēšanas process.

Praktiskais darbs PD1.

Mājas darbs MD1

16.09.2016 Digitālo iekārtu izstrādes pamatelementi. Xilinx Spartan 3E.

Praktiskais darbs PD2.

Mājas darbs MD2

23.09.2016 Trigeri. Pulkstenis.

Praktiskais darbs PD3.

Mājas darbs MD3

30.09.2016 CPU. DataPath. ALU.

Praktiskais darbs PD4.

Mājas darbs MD4

07.10.2016 CPU. DataPath (turpinājums). Instrukciju izpildes maģistrāle.

Praktiskais darbs PD5.

Kursa projekts KP1

14.10.2016 Aparatūras apraksta valodas. Verilog.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP1.

21.10.2016 CPU. DataPath (nobeigums). Ātrāks summators. Reģistru fails.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP1.

28.10.2016 DLX procesors un instrukcijas.

Kursa projekts KP2

04.11.2016 Aparatūras apraksta valodas. Verilog.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

11.11.2016 Vidus semestra kontroldarbs

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

18.11.2016 Aparatūras apraksta valodas. VHDL.

Kursa projekts KP2

25.11.2016 Atmiņa. Fiziskās realizācijas varianti.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

04.12.2015 Daudztaktu procesors.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

Multicycle CPU PDF 455.60KB (lekciju slaidi no Case Western Reserve University)

11.12.2015 Daudztaktu procesors (nobeigums).

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

Designing a Pipelined CPU PDF 116.22KB (lekciju slaidi no San Diego Supercomputer Center)

18.12.2015 FPGA.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

How Does FPGA Work PDF 1.06MB (lekciju slaidi no Lund University)

xx.12.2015

- 01.01.2016

Ziemassvētku un Jaungada brīvdienas
xx.01.2015,

xx.01.2015

Konsultācijas
xx.01.2016 xx:xx: Gala eksāmena kontroldarbs
xx.01.2016 xx:xx: Projektu prezentācijas - kursa noslēgums

Praktiskie darbi (PD)

Mājas darbi (MD)

Kursa projekti (KP)

Resursi


Digital design textbooks @ Digilent Inc.

Saites

Xilinx produkti (FPGA čipi)

Xilinx attīstītajrīki

DiLab ir pieejami sekojoši Xilinx (Digilent) attīstītajrīki:


PMOD papildus moduļi

Mums ir pieejami dažādi PMOD perifērijas iekārtu moduļi (pārsvarā 1x6 formātā) par kuriem sīkāk var lasīt Digilentic portālā.

Xilinx ISE instalācija

Xilinx ISE WebPACK (14.7)

Xilinx ISE WebPACK (12.2)

Xilinx ISE lietošana

Vispārīga lietošana

Simulācija ar ISim

Simulācija ar ModelSim

Video applications using FPGA

ANVYL attīstītājrīks

ANVYL ir Xilinx Spartan 6G FPGA bāzēts attīstītājrīks ar dažādām papildus un perifērijas iekārtām.

PYNQ ietvars

PYNQ ir ietvars kas iespējo FPGA aparatūras funkciju izmantošanu ar Python programmēšanas valodu. Atbalstītā aparatūra iekļauj ZYNQ.

PYNQ informācijas avoti:

PYNQ projekti

PYNK un PMOD

HDL pamācības (Verilog, VHDL)

RISC-V

Seriālie protokoli

IP cores priekš FPGA


Ieteikumi prezentāciju veidošanā

Piezīmes par plakātu un prezentāciju veidošanu

Citi kursi un saites

  • 8 Bit Workshop - aparatūras simulators pārlūkā, tai skaitā Verilog.

Domu graudi

FPGA pielietojumi