Difference between revisions of "LU-DIP-M11:index"
(→Kalendārs) |
(→Vērtējums kursā) |
||
(17 intermediate revisions by 2 users not shown) | |||
Line 1: | Line 1: | ||
{{TocRight}} |
{{TocRight}} |
||
=Digitālā projektēšana [M]= |
=Digitālā projektēšana [M]= |
||
LU |
LU Maģistrantūras kurss. |
||
===SVARĪGI=== |
|||
Ar šo semestri LU DF '''nebūs iespējams izlikt kursā atzīmi''', ja nebūs aizpildīta kursa vērtējuma aptauja kas pieejama LUIS sistēmā. Tāpēc visiem studentiem lūdzu to savlaicīgi izdarīt. |
|||
====Mērķi==== |
====Mērķi==== |
||
Line 7: | Line 11: | ||
* Iepazīties ar digitālās projektēšanas plūsmu un procesiem |
* Iepazīties ar digitālās projektēšanas plūsmu un procesiem |
||
* Praktizēties digitālu ciparu iekārtu izstrādē uz FPGA, sākot ar vienkāršām loģiskām iekārtām līdz pat sarežģītām, piemeram konvejiera procesoram vai grafiskam kontrolierim. |
* Praktizēties digitālu ciparu iekārtu izstrādē uz FPGA, sākot ar vienkāršām loģiskām iekārtām līdz pat sarežģītām, piemeram konvejiera procesoram vai grafiskam kontrolierim. |
||
====Komunikācija==== |
|||
Diskusijām un projekta realizācijai izveidota [http://groups.google.com/group/dip-m11?hl=lv&pli=1 DIP-m11 Google grupa] |
|||
====Mājas un citi iesniedzamie darbi==== |
====Mājas un citi iesniedzamie darbi==== |
||
Line 15: | Line 22: | ||
====Vērtējums kursā==== |
====Vērtējums kursā==== |
||
Saskaņā ar kursa aprakstu, kursa galējais vērtējums sastāv no sekojošām komponentēm: |
|||
* 10% - dalība lekcijās un diskusijās |
|||
* 20% - mājas darbi |
|||
* 40% - praktiskie darbi |
|||
* 30% - eksāmens: kursa projekts |
|||
== Kalendārs == |
== Kalendārs == |
||
Line 40: | Line 52: | ||
Elektronisko čipu izstrāde un izmaksas. Tīrās istabas, derīgo čipu proporcija "yield" un faktori kas to ietekmē. Čipu maskas un to izmaksas. Čipu attēli, "Digital zoo". |
Elektronisko čipu izstrāde un izmaksas. Tīrās istabas, derīgo čipu proporcija "yield" un faktori kas to ietekmē. Čipu maskas un to izmaksas. Čipu attēli, "Digital zoo". |
||
HDL - aparatūras apraksta valodas. |
HDL - aparatūras apraksta valodas. Ievads Verilog. |
||
| |
| |
||
Uzdots MD2: Projektēt summatoru diviem 4-bitu skaitļiem. Iesniegt risinājumu un novērtējumu ātrdarbībai, kas mērīts aizturēs. Noformēt risinājumu kā pdf failu. |
Uzdots MD2: Projektēt summatoru diviem 4-bitu skaitļiem. Iesniegt risinājumu un novērtējumu ātrdarbībai, kas mērīts aizturēs. Noformēt risinājumu kā pdf failu. |
||
Line 47: | Line 59: | ||
|- |
|- |
||
| 10.03.2011. |
| 10.03.2011. |
||
| Atskats MD risinājumos. Bitu saskaitīšana. pus-saskaitītājs un pilnais saskaitītājs (half-adder, full-adder). Saskaitīšanas arhitektūras un paātrināšana. Ripple carry, carry-lookahead, carry-select un tabulas metodes. |
|||
⚫ | |||
| |
| |
||
'''Termiņš''' MD2, iesniegt elektroniski līdz 10:00. |
'''Termiņš''' MD2, iesniegt elektroniski līdz 10:00. |
||
|- |
|- |
||
| 17.03.2011. |
| 17.03.2011. |
||
| Digitāla signāla aizture. Pulkstenis, takts frekvences ģenerators. Digitāli kontrolējami oscilatori (DCO), to kalibrācija un pielietojums mikrokontrolieros. Takts nobīde (clock skew). Pulksteņa sadalījums digitālās ierīcēs, H-koki. |
|||
⚫ | |||
| |
| |
||
'''Termiņš''' PD1-1b, līdz 14:00. |
|||
|- |
|- |
||
| 24.03.2011. |
| 24.03.2011. |
||
| Praktiskie darbi |
|||
| |
|||
| |
| |
||
'''Termiņš''' MD3. Kursa projekta pieteikums, uz vienas lapas PDF formātā. Ko projektēt, un kāpēc. |
|||
'''Termiņš''' PD2, līdz 14:00. |
|||
|- |
|- |
||
| 31.03.2011. |
| 31.03.2011. |
||
| Praktiskie darbi |
|||
| |
|||
| |
| |
||
'''Termiņš''' PD3, līdz 14:00. |
|||
|- |
|- |
||
| 07.04.2011. |
| 07.04.2011. |
||
| Procesora arhitektūra. Reģistru fails, ALU. Instrukciju reģistrs un dekodētājs. IP reģistrs. Nulles reģistrs. Datu plūsma un tās kontrole. Zīmes paplašinātājs. Konveijera izpilde un tās tipiskās fāzes. |
|||
| |
|||
| |
| |
||
|- |
|- |
||
| 14.04.2011. |
| 14.04.2011. |
||
| CPU veiktspējas uzlabošana. Superskalāras arhitektūras. Vairāki paralēli izpildāmi ALU un citi moduļi. Mūra likums. Ievads kešatmiņās un lokalitātes princips. Datu un instrukciju kešatmiņas. Spekulatīva izpilde. "Branch prediction". "Value prediction". Trace caches, un value caches. |
|||
| |
|||
| |
| |
||
|- |
|- |
||
| |
| 18.04.2011. - 25.04.2011. |
||
| ''Lieldienu brīvdienas'' |
|||
| |
|||
| |
| |
||
|- |
|- |
||
| 28.04.2011. |
| 28.04.2011. |
||
| Darbs pie projekta. |
|||
| |
|||
| |
| |
||
|- |
|- |
||
| 05.05.2011. |
| 05.05.2011. |
||
| Stāvokļu diagrammas, galīgie automāti un to realizācija HDL valodās. |
|||
| |
|||
| |
| |
||
|- |
|- |
||
| 12.05.2011. |
| 12.05.2011. |
||
| Praktiskā projekta izstrāde. |
|||
| |
|||
| |
| |
||
|- |
|- |
||
| 19.05.2011. |
| 19.05.2011. |
||
| Praktiskā projekta izstrāde. |
|||
| |
|||
| |
| |
||
|- |
|- |
||
| 26.05.2011. |
| 26.05.2011. |
||
| Projekts: risku vadība, minimālā funkcionalitāte, moduļu saskarnes, moduļu sadarbība. |
|||
| |
|||
| |
| |
||
|- |
|- |
||
| xx.06.2011. |
| xx.06.2011. |
||
| Projekta pabeigšana un gatavošanās eksāmenam. |
| Projekta pabeigšana un gatavošanās eksāmenam. |
||
⚫ | |||
⚫ | |||
| 20.06.2011. |
|||
| '''Eksāmens''' - projekta demonstrācija 10:30 R19-312.telpā. |
|||
| |
| |
||
|} |
|} |
||
Line 182: | Line 203: | ||
* [http://lslwww.epfl.ch/pages/teaching/cours_lsl/sl_info/vhdl-tutorial.pdf VHDL Tutorial II (84 pages)] PDF 391.95KB |
* [http://lslwww.epfl.ch/pages/teaching/cours_lsl/sl_info/vhdl-tutorial.pdf VHDL Tutorial II (84 pages)] PDF 391.95KB |
||
==== Citi kursi ==== |
==== Citi kursi un saites ==== |
||
* Papildus informācija un resursi iepriekšējo gadu kursu portālos: [[LU-DIP-B10:index | 2010-B]], [[LU-DIP-B09:index | 2009-B]], [[LU-DIP-B:index | 2008-B]] |
* Papildus informācija un resursi iepriekšējo gadu kursu portālos: [[LU-DIP-B10:index | 2010-B]], [[LU-DIP-B09:index | 2009-B]], [[LU-DIP-B:index | 2008-B]] |
||
* [http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/toc.html Hades demonstration applets] |
Latest revision as of 17:34, 20 June 2011
Digitālā projektēšana [M]
LU Maģistrantūras kurss.
SVARĪGI
Ar šo semestri LU DF nebūs iespējams izlikt kursā atzīmi, ja nebūs aizpildīta kursa vērtējuma aptauja kas pieejama LUIS sistēmā. Tāpēc visiem studentiem lūdzu to savlaicīgi izdarīt.
Mērķi
- Iepazīties ar digitālās projektēšanas plūsmu un procesiem
- Praktizēties digitālu ciparu iekārtu izstrādē uz FPGA, sākot ar vienkāršām loģiskām iekārtām līdz pat sarežģītām, piemeram konvejiera procesoram vai grafiskam kontrolierim.
Komunikācija
Diskusijām un projekta realizācijai izveidota DIP-m11 Google grupa
Mājas un citi iesniedzamie darbi
- Darbi iesniedzami elektroniski, pa epastu pasniedzējam.
- E-pasta Subj. ir sekojošs: "DIP MD1 Vards Uzvards" - piemērs pirmajam mājasdarbam. Vārds uzvārds rakstāmi latīņu burtiem - bez garumzīmēm un tml. (failu sistēmu saderībai).
- Teksts noformējams PDF faila formātā. Piemēram MD2 fails būtu sekojošs: DIP_MD2_Vards_Uzvards.pdf
- Iesniedzamie projektu faili arhivējami tgz formātā, sekojoši: DIP_MD2_Vards_Uzvards.tgz Atspiežot šo failu tam jārada direktorija ar tādu pašu nosaukumu, kur atrodas visi faili. Ņemiet vērā ka izpildāmos failus sūtīt nevar - gmail neņem tos pretī, un vērtēšanai parasti pietiek ar dizaina failiem, piem. programmu tekstiem un Makefile ja tāds ir.
Vērtējums kursā
Saskaņā ar kursa aprakstu, kursa galējais vērtējums sastāv no sekojošām komponentēm:
- 10% - dalība lekcijās un diskusijās
- 20% - mājas darbi
- 40% - praktiskie darbi
- 30% - eksāmens: kursa projekts
Kalendārs
Datums, nedēļa | Kursa saturs / prezentācijas | Praktiskie darbi un uzdevumi |
---|---|---|
10.02.2011. | Ievads digitālajā projektēšanā. izstrādes soļi. Dažādi testēšanas un simulēšanas līmeņi. Salīdzinājums ar programmatūras izstrādi. | Praktiskais darbs PD1. |
17.02.2011. | Loģiskie elementi un shēmas. Loģikas izteiksmes un patiesību tabulas. Karno kartes. Loģiskās shēmas ģenerēšana no izteiksmes vai tabulas. Triggeri. | |
24.02.2011. | Citi loģiskie elementi. Multipleksori, dešifratori u.c. Hierarhiska loģisko elementu projektēšana. Reģistra faila piemērs. Loģisko primitīvu uzbūve. lauka tranzistors un CMOS tehnoloģija. NOT, NOR un NAND elementi ar tranzistoriem. | Uzdots MD1: uzzīmēt divu ieeju XOR implementāciju ar: 1. loģiskiem elementiem; 2. ar loģiskiem elementiem bet nekrustojot vadus; 3. ar lauka tranzistoriem. |
03.03.2011. |
Elektronisko čipu izstrāde un izmaksas. Tīrās istabas, derīgo čipu proporcija "yield" un faktori kas to ietekmē. Čipu maskas un to izmaksas. Čipu attēli, "Digital zoo". HDL - aparatūras apraksta valodas. Ievads Verilog. |
Uzdots MD2: Projektēt summatoru diviem 4-bitu skaitļiem. Iesniegt risinājumu un novērtējumu ātrdarbībai, kas mērīts aizturēs. Noformēt risinājumu kā pdf failu. Termiņš MD1. |
10.03.2011. | Atskats MD risinājumos. Bitu saskaitīšana. pus-saskaitītājs un pilnais saskaitītājs (half-adder, full-adder). Saskaitīšanas arhitektūras un paātrināšana. Ripple carry, carry-lookahead, carry-select un tabulas metodes. |
Termiņš MD2, iesniegt elektroniski līdz 10:00. |
17.03.2011. | Digitāla signāla aizture. Pulkstenis, takts frekvences ģenerators. Digitāli kontrolējami oscilatori (DCO), to kalibrācija un pielietojums mikrokontrolieros. Takts nobīde (clock skew). Pulksteņa sadalījums digitālās ierīcēs, H-koki. |
Termiņš PD1-1b, līdz 14:00. |
24.03.2011. | Praktiskie darbi |
Termiņš MD3. Kursa projekta pieteikums, uz vienas lapas PDF formātā. Ko projektēt, un kāpēc. Termiņš PD2, līdz 14:00. |
31.03.2011. | Praktiskie darbi |
Termiņš PD3, līdz 14:00. |
07.04.2011. | Procesora arhitektūra. Reģistru fails, ALU. Instrukciju reģistrs un dekodētājs. IP reģistrs. Nulles reģistrs. Datu plūsma un tās kontrole. Zīmes paplašinātājs. Konveijera izpilde un tās tipiskās fāzes. | |
14.04.2011. | CPU veiktspējas uzlabošana. Superskalāras arhitektūras. Vairāki paralēli izpildāmi ALU un citi moduļi. Mūra likums. Ievads kešatmiņās un lokalitātes princips. Datu un instrukciju kešatmiņas. Spekulatīva izpilde. "Branch prediction". "Value prediction". Trace caches, un value caches. | |
18.04.2011. - 25.04.2011. | Lieldienu brīvdienas | |
28.04.2011. | Darbs pie projekta. | |
05.05.2011. | Stāvokļu diagrammas, galīgie automāti un to realizācija HDL valodās. | |
12.05.2011. | Praktiskā projekta izstrāde. | |
19.05.2011. | Praktiskā projekta izstrāde. | |
26.05.2011. | Projekts: risku vadība, minimālā funkcionalitāte, moduļu saskarnes, moduļu sadarbība. | |
xx.06.2011. | Projekta pabeigšana un gatavošanās eksāmenam. | |
20.06.2011. | Eksāmens - projekta demonstrācija 10:30 R19-312.telpā. |
Praktiskie darbi
PD1
Izveidot shēmu kas
- izspīdina divu slēdžu xor funkciju, uz viena LED
- mirkšķina otru LED aptuveni divas reizes sekundē.
- ar slēdzi aptur otrā LED mirgošanu.
Nokompilēt shēmu uz Xilinx iekārtu un uzlādēt uz Spartan 3E iekārtas. Demonstrēt rezultātus un pirmkodu projektam.
PD1b
Izpildīt PD1 ar Verilog valodas palīdzību shēmas vietā.
PD2
Izstrādāt iekārtu kas izspīdina pievienotas klaviatūras SCAN koda pēdējo baitu uz 8 LED-iem.
PD3
Izstrādāt iekārtu kas izvada uz monitora 8x8 rūtiņu šaha laukumu.
Saites
Digital design textbooks @ Digilent Inc.
- Introduction to Digital Design - Verilog Edition PDF 5.81MB
- Introduction to Digital Design - VHDL Edition PDF 6.68MB
- Real Digital - A hands-on approach to digital design
- Module 1: Introduction to Electronic Circuits PDF 465.54KB
- Module 2: Introduction to Digilent's Digital Design Circuit Boards PDF 65.94KB
- Module 3: Circuit Structure with an Introduction to CAD Tools PDF 247.60KB
- Module 4: Logic Minimization PDF 353.07KB
- Module 5: Introduction to VHDL PDF 197.37KB
- Module 6: Combinational Circuit Blocks PDF 244.46KB
- Module 7: Combinational Arithmetic Circuits PDF 361.00KB
- Module 8: Signal Propagation Delays PDF 126.77KB
- Module 9: Basic Memory Circuits PDF 232.41KB
- Module 10: The Structural Design of Sequential Circuits PDF 245.58KB
Xilinx ISE WebPACK 12.2
- Installer for Linux TAR/GZ 3.02GB (nepieciešams reģistrēties www.xilinx.com)
- Installer for Windows TAR/GZ 2.96GB (nepieciešams reģistrēties www.xilinx.com)
- ISE In-Depth Tutorial PDF 5.04MB
- ISE Design Suite: Logic Edition – A Quick Tour WMV 47.50MB
- ISim User Guide PDF 1.96MB
- How to Use the ISE Simulator (ISim) WMV 40.90MB
Xilinx Spartan-3E
- Xilinx Spartan-3E FPGA Starter Kit Board User Guide PDF 7.34MB
- Spartan-3E Libraries Guide for Schematic Designs PDF 9.19MB
- Spartan-3E Libraries Guide for HDL Designs PDF 3.94MB
Video applications using FPGA
HDL tutorials
- Verilog Tutorial I (10 pages) PDF 69.58KB
- Verilog Tutorial II (227 pages) PDF 876.25KB
- VHDL Tutorial I (15 pages)
- VHDL Tutorial II (84 pages) PDF 391.95KB
Citi kursi un saites
- Papildus informācija un resursi iepriekšējo gadu kursu portālos: 2010-B, 2009-B, 2008-B
- Hades demonstration applets