LU-DIP-m13 - Revision history

Leo: /* Kalendārs */

2015-03-19T11:48:23Z

‎Kalendārs

Leo: /* 09.04.2015. */

2015-03-19T11:46:09Z

‎09.04.2015.

Leo: /* 26.03.2015. */

2015-03-19T11:45:57Z

‎26.03.2015.

Leo: /* Administratīvā informācija */

2015-03-12T11:30:48Z

‎Administratīvā informācija

Leo: /* Saites */

2015-03-12T11:24:05Z

‎Saites

Leo: /* Kalendārs */

2015-02-26T09:41:46Z

‎Kalendārs

Leo: /* Kalendārs */

2015-02-26T09:36:52Z

‎Kalendārs

Leo at 15:39, 10 May 2014

2014-05-10T15:39:29Z

Leo at 15:24, 10 May 2014

2014-05-10T15:24:13Z

Leo: /* Saites */

2013-11-07T08:13:42Z

‎Saites

@@ Line 58: / Line 58: @@
 ==== 12.03.2015.====
 |
+Aparatūru aprakstošas valodas (HDL), Verilog. Valodas elementi simulācijai un sintēzei. Uzvedības un struktūras apraksts. Moduļi. Datu tipi, signāli un reģistri.
-Programmējamās loģiskas iekārtas, CPLD un FPGA. FPGA uzbūve. Konfigurējami loģiskie elementi. Ievada un izvada elementi. Komunikācija, maģistrāles.
-Diskusija par kursa projektu - video kontrolieris ar OpenGL atbalstu.
 |
 Pasludināts praktiskais darbs [[LU-DIP-m13#PD2 | PD2]].
@@ Line 67: / Line 65: @@
 ==== 19.03.2015. ====
 |
+Programmējamās loģiskas iekārtas, CPLD un FPGA. FPGA uzbūve. Konfigurējami loģiskie elementi. Ievada un izvada elementi. Komunikācija, maģistrāles.
-Diskusija par kursa projektu.
+Takts ģeneratora sadales metodes.
 |
 |-
@@ Line 73: / Line 72: @@
 ==== 26.03.2015. ====
 |
+Diskusija par kursa projektu - video kontrolieris ar OpenGL atbalstu.
-Aparatūru aprakstošas valodas (HDL), Verilog. Valodas elementi simulācijai un sintēzei. Uzvedības un struktūras apraksts. Moduļi. Datu tipi, signāli un reģistri.
 |
 |-

@@ Line 89: / Line 89: @@
 Procesora instrukciju arhitektūra. Instrukciju tipi un kodēšana. Operandi. RISC un CISC arhitektūras. DLX procesora instrukciju arhitektūra. Salīdzinoši piemēri no ARM instrukciju kopas.
 |
+Mājas darba [[LU-DIP-m13#MD2 | MD2]] termiņš.
 |-
 |
 ==== 16.04.2015. ====
 |

@@ Line 74: / Line 74: @@
 |
 Aparatūru aprakstošas valodas (HDL), Verilog. Valodas elementi simulācijai un sintēzei. Uzvedības un struktūras apraksts. Moduļi. Datu tipi, signāli un reģistri.
+|
-| Mājas darba [[LU-DIP-m13#MD2 | MD2]] termiņš.
 |-
 |
 ==== 30.03.2015. - 06.04.2015.====
 |

@@ Line 14: / Line 14: @@
 <!-- * Vērtējums = 40% mājas un praktiskie darbi, 10% dalība klasē, 20% KD1 un 30% KD2(eksāmens). -->
-{{KursiMD|BST|50%|10%}}
+{{KursiMD|DIP|50%|10%}}
 = Kalendārs =

@@ Line 176: / Line 176: @@
 Instrukcijas tiek nodotas no datora pa seriālo portu. Instrukcijas jāatkodē un jāizpilda, izmainot lokālu video buferi. No bufera attēls jāizvada uz  iebūvēto VGA portu attēla izvadei.
+= Informācijas resursi =
-= Saites =
 {{DIP_saites}}

@@ Line 68: / Line 68: @@
 ==== 19.03.2015. ====
 |
+Diskusija par kursa projektu.
-''Virtuālā lekcija''
 |
 |-
@@ Line 78: / Line 78: @@
 |-
 |
-==== 02.04.2015. ====
+==== 30.03.2015. - 06.04.2015.====
 |
+''Lieldienu brīvdienas''
-Procesora instrukciju arhitektūra. Instrukciju tipi un kodēšana. Operandi. RISC un CISC arhitektūras. DLX procesora instrukciju arhitektūra. Salīdzinoši piemēri no ARM instrukciju kopas.
 |
 |-
 |
 ==== 09.04.2015. ====
+|
+Procesora instrukciju arhitektūra. Instrukciju tipi un kodēšana. Operandi. RISC un CISC arhitektūras. DLX procesora instrukciju arhitektūra. Salīdzinoši piemēri no ARM instrukciju kopas.
+|
+|-
+|
+==== 16.04.2015. ====
 |
 Laika sinhronizācija. Takts ģenerators. Takts signālu nobīde un sadalījuma shēmas. H-koka sadalījums. Digitāli kontrolējami pulksteņi. PLL (phase lock loop). Enerģijas patēriņš, ārējā un čipa iekšējā takts frekvence un takts sadalījuma shēmas.
@@ Line 90: / Line 97: @@
 |-
 |
-==== 02.05.2015. ====
+==== 23.04.2015. ====
 |
 Digitālas projektēšanas metrikas. Funkcionalitāte. Izmaksas, fiksētās un mainīgās. Uzticamība, izturība. Trokšņu noturība un imunitāte. Veiktspēja. Ātrums un enerģijas patēriņš. Projektēšanas laiks.
@@ Line 96: / Line 103: @@
 |-
 |
-==== 09.05.2015. ====
+==== 30.04.2015. ====
 |
 Projekts - OpenGL kontrolieris
@@ Line 102: / Line 109: @@
 |-
 |
-==== 16.05.2015. ====
+==== 07.05.2015. ====
 |
 Projekts - OpenGL kontrolieris
@@ Line 108: / Line 115: @@
 |-
 |
-==== 23.05.2015. ====
+==== 14.05.2015. ====
 |
 Operatīvā atmiņa, statiskā un dinamiskā. Atmiņas matricas un uzbūve. Kešatmiņas. Saskarnes starp atmiņu un citām iekārtām.
@@ Line 114: / Line 121: @@
 |-
 |
-==== 30.05.2015. ====
+==== 21.05.2015. ====
+|
+Kopsavilkums
+|
+|-
+|
+==== 28.05.2015. ====
 |
+Izvēlētās papildus tēmas
 |
 |-

@@ Line 25: / Line 25: @@
 ! Uzdevumi un piezīmes
 |-
+|
-| 28.02.2013.
+==== 12.02.2015. ====
 |
 Digitālas iekārtas vispārējā arhitektūra un uzbūve.
-Digitālā projektēšana, ievads, darba plūsma. Map, place, route. Timing back annotation.
+Digitālā projektēšana, ievads, darba plūsma. Map, place, route. "Timing back annotation".
+|
+|-
+|
+==== 19.02.2015. ====
+|
 Digitālo iekārtu pamatelementi, tranzistors, invertors, NAND un NOR elementi no tranzistoriem, to loģiskā uzbūve un īpašības.
-Loģiskie elementi, minimālā kopa. Pāreja no loģiskajām izteiksmēm un tabulām uz realizāciju ar loģiskajiem elementiem. Kombinētie loģiskie elementi. Dešifrātors, multipleksors, frekvences dalītājs un citi elementi.
+Loģiskie elementi, minimālā kopa. Pāreja no loģiskajām izteiksmēm un tabulām uz realizāciju ar loģiskajiem elementiem. Kombinētie loģiskie elementi. Dešifrators, multipleksors, frekvences dalītājs un citi elementi.
 Atmiņas elementi, RS un D trigeris.
 |
 Pasludināts praktiskais darbs [[LU-DIP-m13#PD1 | PD1]].
 |-
-| 07.03.2012.
-|
-Galīgie automāti un to pielietojumi un realizācija digitālajās iekārtās. Diagrammas, tabulas attēlojums. Realizācija uz loģiskajām izteiksmēm un shēmas elementiem. Pielietojumi.
 |
+==== 26.02.2015.====
-|-
-| 14.03.2013.
 |
-Reģistri un uz tiem bazetas iekārtas. Bīdes reģistri. Skaitītaji. RS un D triggeri. Uzstādīšanas un noturēšanas laiku ierobežojumi.
+Reģistri un uz tiem bāzētas iekārtas. Bīdes reģistri. Skaitītāji. RS un D trigeri. Uzstādīšanas un noturēšanas laiku ierobežojumi.
+Galīgie automāti un to pielietojumi un realizācija digitālajās iekārtās. Diagrammas, tabulas attēlojums. Realizācija uz loģiskajām izteiksmēm un shēmas elementiem. Pielietojumi.
 |
 |-
+|
-| 21.03.2013.
+==== 05.03.2015. ====
 |
-Procesora arhitektūra. Daudz-takšu un konvejiera principi. Instrukciju dešifratora un skaitītaja reģistri. Reģistru fails. Aritmētiski loģiskā iekārta (ALU). Atmiņas saskarne. Instrukciju un datu kešatmiņa.
+Procesora arhitektūra. Daudz-takšu un konveijera principi. Instrukciju dešifratora un skaitītāja reģistri. Reģistru fails. Aritmētiski loģiskā iekārta (ALU). Atmiņas saskarne. Instrukciju un datu kešatmiņa.
 | Mājas darba [[LU-DIP-m13#MD1 | MD1]] termiņš.
 |-
+|
-| 28.03.2013.
+==== 12.03.2015.====
 |
 Programmējamās loģiskas iekārtas, CPLD un FPGA. FPGA uzbūve. Konfigurējami loģiskie elementi. Ievada un izvada elementi. Komunikācija, maģistrāles.
@@ Line 58: / Line 65: @@
 Pasludināts praktiskais darbs [[LU-DIP-m13#PD2 | PD2]].
 |-
+|
-| 04.04.2013.
+==== 19.03.2015. ====
 |
 ''Virtuālā lekcija''
 |
 |-
+|
-| 11.04.2013.
+==== 26.03.2015. ====
 |
 Aparatūru aprakstošas valodas (HDL), Verilog. Valodas elementi simulācijai un sintēzei. Uzvedības un struktūras apraksts. Moduļi. Datu tipi, signāli un reģistri.
 | Mājas darba [[LU-DIP-m13#MD2 | MD2]] termiņš.
 |-
+|
-| 18.04.2013.
+==== 02.04.2015. ====
 |
 Procesora instrukciju arhitektūra. Instrukciju tipi un kodēšana. Operandi. RISC un CISC arhitektūras. DLX procesora instrukciju arhitektūra. Salīdzinoši piemēri no ARM instrukciju kopas.
 |
 |-
+|
-| 25.04.2013.
+==== 09.04.2015. ====
 |
 Laika sinhronizācija. Takts ģenerators. Takts signālu nobīde un sadalījuma shēmas. H-koka sadalījums. Digitāli kontrolējami pulksteņi. PLL (phase lock loop). Enerģijas patēriņš, ārējā un čipa iekšējā takts frekvence un takts sadalījuma shēmas.
 |
 |-
+|
-| 02.05.2013.
+==== 02.05.2015. ====
 |
 Digitālas projektēšanas metrikas. Funkcionalitāte. Izmaksas, fiksētās un mainīgās. Uzticamība, izturība. Trokšņu noturība un imunitāte. Veiktspēja. Ātrums un enerģijas patēriņš. Projektēšanas laiks.
 |
 |-
+|
-| 09.05.2013.
+==== 09.05.2015. ====
 |
 Projekts - OpenGL kontrolieris
 |
 |-
+|
-| 16.05.2013.
+==== 16.05.2015. ====
 |
 Projekts - OpenGL kontrolieris
 |
 |-
+|
-| 23.05.2013.
+==== 23.05.2015. ====
 |
 Operatīvā atmiņa, statiskā un dinamiskā. Atmiņas matricas un uzbūve. Kešatmiņas. Saskarnes starp atmiņu un citām iekārtām.
 |
 |-
+|
-| 30.05.2013.
+==== 30.05.2015. ====
 |
 |
 |-
+|
-| 20.06.2013.
+==== 20.06.2015.====
 | 10:30 '''Eksāmens''' - projektu demonstrācijas un plakāti.
 |

← Older revision		Revision as of 15:39, 10 May 2014
Line 1:		Line 1:
	{{LUDFKurss\|Digitālā projektēšana [M]\|DIP\|DatZ7014\|~~2DAT7034~~\|maģistru un doktorantu}}		{{LUDFKurss\|Digitālā projektēšana [M]\|DIP\|DatZ7014\|2DAT7014\|maģistru un doktorantu}}

	= Par kursu =		= Par kursu =

← Older revision		Revision as of 15:24, 10 May 2014
Line 1:		Line 1:
	{{LUDFKurss\|Digitālā projektēšana [M]\|DIP\|~~DatZ7034~~\|2DAT7034\|maģistru un doktorantu}}		{{LUDFKurss\|Digitālā projektēšana [M]\|DIP\|DatZ7014\|2DAT7034\|maģistru un doktorantu}}

	= Par kursu =		= Par kursu =

@@ Line 148: / Line 148: @@
 = Saites =
+{{DIP_saites}}
-==== Digital design textbooks @ Digilent Inc.====
-* [http://www.synopsys.com/Systems/FPGABasedPrototyping/FPMM/Pages/default.aspx FPGA-Based Prototyping Methodology Manual]: Best practices in Design-for-Prototyping (FPMM) is a comprehensive and practical guide to using FPGAs as a platform for SoC development and verification.
-* Real Digital - A hands-on approach to digital design
-** [http://www.digilentinc.com/classroom/realdigital/M1/RealDigital_Module_1.pdf Module 1: Introduction to Electronic Circuits] PDF 465.54KB
-** [http://www.digilentinc.com/classroom/realdigital/M2/RealDigital_Module_2.pdf Module 2: Introduction to Digilent's Digital Design Circuit Boards] PDF 65.94KB
-** [http://www.digilentinc.com/classroom/realdigital/M3/RealDigital_Module_3.pdf Module 3: Circuit Structure with an Introduction to CAD Tools] PDF 247.60KB
-** [http://www.digilentinc.com/classroom/realdigital/M4/RealDigital_Module_4.pdf Module 4: Logic Minimization] PDF 353.07KB
-** [http://www.digilentinc.com/classroom/realdigital/M5/RealDigital_Module_5.pdf Module 5: Introduction to VHDL] PDF 197.37KB
-** [http://www.digilentinc.com/classroom/realdigital/M6/RealDigital_Module_6.pdf Module 6: Combinational Circuit Blocks] PDF 244.46KB
-** [http://www.digilentinc.com/classroom/realdigital/M7/RealDigital_Module_7.pdf Module 7: Combinational Arithmetic Circuits] PDF 361.00KB
-** [http://www.digilentinc.com/classroom/realdigital/M8/RealDigital_Module_8.pdf Module 8: Signal Propagation Delays] PDF 126.77KB
-** [http://www.digilentinc.com/classroom/realdigital/M9/RealDigital_Module_9.pdf Module 9: Basic Memory Circuits] PDF 232.41KB
-** [http://www.digilentinc.com/classroom/realdigital/M10/RealDigital_Module_10.pdf Module 10: The Structural Design of Sequential Circuits] PDF 245.58KB
-* [http://www.digilentinc.com/Data/Textbooks/Intro_to_Digital_Design-Digilent-Verilog_Online.pdf Introduction to Digital Design - Verilog Edition] PDF 5.81MB
-* [http://www.digilentinc.com/Data/Textbooks/Intro_Digital_Design-Digilent-VHDL_Online.pdf Introduction to Digital Design - VHDL Edition] PDF 6.68MB
-==== Xilinx produkti (FPGA čipi) ====
-* [http://www.xilinx.com Xilinx kompānijas (FPGA ražotājs) portāls]
-* [http://www.xilinx.com/support/documentation/data_sheets/ds312.pdf Spartan 3E FPGA Family datasheet]
-==== Xilinx attīstītajrīki ====
-DiLab ir pieejami sekojoši Xilinx (Digilent) attīstītajrīki:
-* Spartan-3E
-** [http://www.xilinx.com/support/documentation/boards_and_kits/ug230.pdf Xilinx Spartan-3E FPGA Starter Kit Board User Guide] PDF 7.34MB
-** [http://www.xilinx.com/support/documentation/sw_manuals/xilinx12_2/spartan3e_scm.pdf Spartan-3E Libraries Guide for Schematic Designs] PDF 9.19MB
-** [http://www.xilinx.com/support/documentation/sw_manuals/xilinx12_2/spartan3e_hdl.pdf Spartan-3E Libraries Guide for HDL Designs] PDF 3.94MB
-* [http://www.xilinx.com/products/boards/s3e1600e/reference_designs.htm Spartan-1600e]
-* [http://www.xilinx.com/univ/xupv2p.html XUP V2P]
-==== Xilinx ISE WebPACK (12.2) ====
-* [https://secure.xilinx.com/webreg/register.do?group=dlc&htmlfile=&emailFile=&cancellink=&eFrom=&eSubject=&version=12.2&akdm=1&filename=Xilinx_ISE_DS_Lin_12.2_M.63c.1.1.tar Installer for Linux] TAR/GZ 3.02GB (nepieciešams reģistrēties www.xilinx.com)
-* [https://secure.xilinx.com/webreg/register.do?group=dlc&htmlfile=&emailFile=&cancellink=&eFrom=&eSubject=&version=12.2&akdm=1&filename=Xilinx_ISE_DS_Win_12.2_M.63c.1.1.tar Installer for Windows] TAR/GZ 2.96GB (nepieciešams reģistrēties www.xilinx.com)
-* [http://www.xilinx.com/support/documentation/sw_manuals/xilinx12_2/irn.pdf ISE Design Suite 12: Installation, Licensing, and Release Notes] PDF 1.44MB
-* [http://ubuntuforums.org/showthread.php?t=1547435 Xilinx ISE WebPACK 12.2 on Ubuntu 10.04 LTS]
-* [http://rmdir.de/~michael/xilinx/ Xilinx JTAG tools on Linux without proprietary kernel modules]
-* [http://www.xilinx.com/support/documentation/sw_manuals/xilinx12_2/ise_tutorial_ug695.pdf ISE In-Depth Tutorial] PDF 5.04MB
-* [https://xilinx.webex.com/ec0605l/eventcenter/recording/recordAction.do?theAction=poprecord&actname=%2Feventcenter%2Fframe%2Fg.do&apiname=lsr.php&renewticket=0&renewticket=0&actappname=ec0605l&entappname=url0107l&needFilter=false&&isurlact=true&entactname=%2FnbrRecordingURL.do&rID=31975327&rKey=B2CB97CBBB0026E3&recordID=31975327&rnd=7154034615&siteurl=xilinx&SP=EC&AT=pb&format=short ISE Design Suite: Logic Edition – A Quick Tour] WMV 47.50MB
-* [http://www.xilinx.com/support/documentation/sw_manuals/xilinx12_2/plugin_ism.pdf ISim User Guide] PDF 1.96MB
-* [https://xilinx.webex.com/ec0605l/eventcenter/recording/recordAction.do;jsessionid=PHcmMMRfyPT41QMhMNm1ryhh2bK1LyX1bM8bnkS9Qp7qgTTCG2S9!1328041475?theAction=poprecord&actname=%2Feventcenter%2Fframe%2Fg.do&apiname=lsr.php&renewticket=0&renewticket=0&actappname=ec0605l&entappname=url0107l&needFilter=false&&isurlact=true&entactname=%2FnbrRecordingURL.do&rID=41800312&rKey=82ac13e94441c96c&recordID=41800312&rnd=5574793851&siteurl=xilinx&SP=EC&AT=pb&format=short How to Use the ISE Simulator (ISim)] WMV 40.90MB
-=== Video applications using FPGA ===
-* [http://www.stevechamberlin.com/cpu/2009/06/21/fpga-pong/ FPGA Pong] by Steve Chamberlin
-* [http://www.fpga4fun.com/PongGame.html Pong Game] by Jean P. Nicolle
-=== HDL tutorials ===
-<!-- (unavailable) * [http://www.eecs.harvard.edu/cs141/resources/verilog-tutorial.pdf Verilog Tutorial I (10 pages)] PDF 69.58KB -->
-* '''Verilog Tutorials'''
-** [http://users.ece.cmu.edu/~jhoe/course/ece447/handouts/LV.pdf by Peter  Milder] handout (15 pages).
-** [http://www.ece.rutgers.edu/~shivag/Verilog%20Tutorial.pdf by Don Thomas, CMU] (24 slides).
-** [http://www.ece.umd.edu/class/enee359a.S2008/verilog_tutorial.pdf by asic-world] (227 pages) PDF 876.25KB
-** [http://www.asic-world.com/verilog/veritut.html by asic-world, online version]
-* '''VHDL Tutorials'''
-** [http://www.gmvhdl.com/VHDL.html VHDL Tutorial I (15 pages)]
-** [http://lslwww.epfl.ch/pages/teaching/cours_lsl/sl_info/vhdl-tutorial.pdf VHDL Tutorial II (84 pages)] PDF 391.95KB
-=== IP cores priekš FPGA ===
-* [http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/index.cfm LatticeMicro 32] soft-procesors
-=== Citi kursi un saites ===
-* [http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/toc.html Hades demonstration applets]
-== Ieteikumi prezentāciju veidošanā ==
-* http://www.catalysis.nl/links/presentations/presentation.php
-* http://www.ellenfinkelstein.com/powerpointtips/powerpoint_tip_how_many_bullets.html
-* http://www.presentationzen.com/presentationzen/2007/03/a_few_weeks_ago.html
-* http://www.presentationzen.com/